急求用VHDL语言编写一段CPLD程序~入门的入门的!

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library IEEE;
use IEEE.STD_LOGIC_11.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity name is
Port ( CLK,M,S,A,B,C : in STD_LOGIC;
D,E,F : out STD_LOGIC);
end name;
architecture Behavioral of name is
begin
d<=clk when m='1' else
s when m='0' else
'1';
e<= clk when m='1' else
'1' when a='1' and b='0' and c='1' else
'0';--(你没有说明其他情况下e的输出，姑且算0，下面一样)
f<= clk when m='1' else
'1' when a='0' and b='1' and c='0' else
'0';
end architecture behavioral;

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VHDL，verilog是FPGA（或cpld）的编程语言。着两种都是硬件编程语言，也就是对硬件进行逻辑综合编程。 单片机是“已知硬件”，也就是说硬件都已经设计好了，

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budong